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Renseignements
STR17

STM32L1

Ce cours décrit l'architecture du STM32L1 et des exemples pratiques

Objectifs

  • Comprendre le cœur Cortex-M3 et le SoC STM32L1.
  • Configurer le RCC (MSI/HSI/HSE/LSI/LSE) et la PLL.
  • Utiliser les GPIO/EXTI, les timers, le DMA, l'ADC et les liaisons série.
  • Mettre en œuvre les modes très basse consommation et en mesurer l'effet.
  • Gérer la Flash, la vraie Data EEPROM, les Option Bytes et les watchdogs.
  • (Variante) Mettre en route l'USB FS, le LCD et le TSC.
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Présentation du cœur
  • Piles MSP et PSP.
  • Exceptions, priorités du NVIC.
  • SysTick, SVC, PendSV.
  • Fautes : chemin du HardFault.
  • Bases de WFI et WFE.
  • Lignes : L1x1/L1x2/L1x3.
  • Organisation Flash/SRAM/PPB.
  • Cartographie des adresses des périphériques.
  • Registres UID et taille de Flash.
  • Aperçu des Option Bytes.
  • Plages et précision du MSI.
  • Sélection de HSI et HSE.
  • PLL M/N/R (selon le composant).
  • Multiplexeur SYSCLK, AHB et APB.
  • Horloges kernel via CCIPR.
  • Sortie MCO ; CSS.
  • Modes Sleep et Low-power run.
  • Low-power sleep et Stop.
  • Standby et domaine VBAT.
  • Plages de voltage scaling.
  • PVD et BOR.
  • Sorties PP et OD, résistances de tirage, vitesses.
  • Règles d'affectation des fonctions alternatives.
  • Lignes EXTI, priorités.
  • Stratégies d'anti-rebond.
  • État sûr des E/S au reset.
  • PWM aligné sur front ou centré.
  • Input capture.
  • Mode one-pulse.
  • Interface codeur incrémental.
  • Déclenchements maître et esclave.
  • (Variante) LPTIM en mode tickless.
  • Cartographie des canaux et des requêtes.
  • Mode normal et mode circulaire.
  • Drapeaux HT/TC/TE.
  • Débit et latence.
  • Bases de l'ADC 12 bits.
  • Temps d'échantillonnage, rangs de conversion.
  • ADC déclenché par timer.
  • DMA en mode continu ou circulaire.
  • Analog watchdog.
  • Canaux internes VREF et TEMP.
  • Compromis entre LSE et LSI.
  • Calendrier, alarme, réveil.
  • Registres de backup.
  • Mode tickless via RTC ou LPTIM.
  • Dérive et calibration.
  • Présentation de l'USART.
  • Modes bloquant, interruption et DMA.
  • Réveil depuis le mode Stop (LPUART).
  • Reprise sur erreur (ORE/FE).
  • Modes CPOL et CPHA.
  • Tailles de données ; règles du signal NSS.
  • DMA en full-duplex.
  • Options en simplex.
  • Vérification des chronogrammes (analyseur logique).
  • Vitesses Sm, Fm et Fm+.
  • Adressage 7 et 10 bits.
  • Filtres analogique et numérique.
  • Timeouts ; déblocage du bus.
  • Clock stretching.
  • Options de détection du VBUS.
  • Bases des endpoints et des FIFO.
  • Mises en œuvre rapides CDC et DFU.
  • Contraintes d'horloge.
  • Séquence de suspend et resume.
  • Affectation des COM et des SEG.
  • Réglages de bias et de duty.
  • Fréquence de trame.
  • Options de contraste.
  • Pilotage simple d'icônes.
  • Groupes de canaux et E/S.
  • Timing d'acquisition.
  • Ajustement des seuils.
  • Filtrage du bruit.
  • Bases des touches et des curseurs.
  • Effacement et programmation de la Flash.
  • Utilisation de la vraie Data EEPROM.
  • Wear-leveling simple.
  • Option Bytes : RDP/PCROP/BOR.
  • Journalisation de la cause de reset.
  • Interfaces du bootloader en ROM.
  • Options DFU, UART et I²C.
  • Broches de boot et Option Bytes associés.
  • Bases de l'IWDG et du WWDG.
  • Enregistrement des causes de reset.
  • Horloges validées (MCO).
  • E/S dans un état sûr au boot et en sommeil.
  • Relevés de consommation notés.
  • Politique de gestion des erreurs de communication définie.
  • Schéma UID, numéro de série et CRC.
Durée
3 jours
Renseignements

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Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Dernière mise à jour du plan de cours : 2 juillet 2026

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