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Renseignements
STR11

STM32H7

Ce cours décrit l'architecture du STM32H7 et des exemples pratiques

Objectifs

  • Comprendre le STM32H7 (Cortex-M7 jusqu'à 480 MHz), l'architecture mémoire AXI/TCM, les caches et les domaines d'alimentation.
  • Configurer en toute sécurité les horloges, la Flash et les Option Bytes (dual-bank, RDP/WRP/PCROP) et la séquence de boot.
  • Piloter les périphériques clés (DMA/MDMA, timers, ADC, communications) avec un souci de performance.
  • Mettre en œuvre les modes basse consommation sur les domaines D1/D2/D3 ; en mesurer l'effet.
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Modèle de programmation, exceptions et NVIC, FPU simple et double précision.
  • ITCM/DTCM et AXI-SRAM : où placer le code et les données.
  • I-Cache et D-Cache : règles de cohérence ; conséquences pour le DMA.
  • Bases de la MPU pour la sûreté de fonctionnement.
  • Présentation de la matrice AXI ; maîtres et cibles.
  • Rôles respectifs du DMA, du BDMA et du MDMA ; scatter-gather, linked lists.
  • Bases du débit et de l'arbitrage.
  • Maintenance du cache autour du DMA (invalidate et clean).
  • HSE/HSI/PLL1 à PLL3 ; horloges de domaine (D1/D2/D3).
  • Changement d'horloge sûr ; MCO pour la vérification.
  • Horloges des timers et du cœur ; pièges des prédiviseurs.
  • Effets du gel des horloges en débogage.
  • Vitesse, courant de sortie, affectation des fonctions alternatives ; lignes EXTI.
  • Stratégies d'anti-rebond ; filtrage des entrées.
  • Conseils sur la latence d'interruption sur M7.
  • Check-list simple de bring-up de carte.
  • Modes PWM, temps morts (bref aperçu), mode one-pulse.
  • Input capture et mesure ; chaînage des déclenchements.
  • LPTIM et TIM pour la basse consommation.
  • Sources de déclenchement ; temps d'échantillonnage ; suréchantillonnage.
  • DMA vers un buffer circulaire ; statistiques glissantes dans la boucle principale.
  • Canaux internes (Vref, température).
  • USART
    • Modes et format de trame : longueur du mot, parité, suréchantillonnage ; tolérance sur le débit.
    • DMA en réception et en émission (détection d'idle line, callbacks de demi-transfert et de transfert complet) ; buffers circulaires.
    • Contrôle de flux (RTS/CTS) et compromis entre latence et débit.
  • I²C
    • Transferts maître ; repeated START ; chronogrammes et vitesse du bus.
    • Clock stretching ; timeouts ; état « bus busy ».
    • Déblocage du bus en cas de SDA ou SCL bloqués
  • SPI
    • CPOL/CPHA, tailles de mot, modes simplex, half-duplex et full-duplex.
    • NSS matériel et CS par GPIO ; délais inter-trames.
    • Transferts en flux par DMA ; utilisation des FIFO ; octets de bourrage.
  • Détection de la carte, initialisation et horloges.
  • Montage et formatage ; écriture en ajout dans un fichier.
  • Bufferisation et latence ; usure ; fermeture sûre en cas de coupure d'alimentation.
  • Rotation simple des fichiers de log.
  • Modes Run, Stop et Standby ; ce qui est conservé dans chaque domaine.
  • Sources de réveil (RTC/EXTI/LPTIM) sur les différents domaines.
  • Bases du choix de régulateur (LDO/SMPS) ; scaling de VCORE.
  • Mise en place de la mesure.
  • Sources de boot (Flash, mémoire système, SRAM) ; relocalisation de la table de vecteurs.
  • Option Bytes clés : dual-bank et boot swap (BFB2), WRP/PCROP, niveaux de RDP.
  • Lecture, modification et vérification sûres avec CubeProgrammer.
  • Principe de la mise à jour par bank swap (présentation).
  • Décodage d'un HardFault ; relever LR, PC et CFSR.
  • Découpage en régions MPU : gardes de pile, no-exec, fenêtres de périphériques.
  • IWDG et WWDG ; fenêtres de rafraîchissement et reprise.
  • Niveaux de BOR ; journalisation de la cause de reset au démarrage.
  • Mise en place rapide d'ITM/SWO ; printf horodaté.
  • Marqueurs d'événements autour des DMA et des ISR.
  • Bufferisation ou écriture bloquante ; asserts minimaux.
  • Mesurer le surcoût de l'UART par rapport à ITM.
  • Cas d'usage du FMC et de l'OCTOSPI ; projection sur l'AXI.
  • Commande, cycles de dummy et mode memory-mapped.
  • Effets du cache et du remplissage de ligne sur l'XIP ; conseils de prefetch.
  • Modèles de tests d'intégrité et de performance.
Durée
3 jours
Renseignements

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Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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