Cette formation est-elle disponible en ligne ?

Oui, cette formation est disponible en présentiel et en ligne (visioconférence Teams).

STR10

STM32F7

Ce cours décrit l'architecture du STM32F7 et des exemples pratiques

Objectifs

Assimiler le cœur Cortex-M7, son pipeline, les caches I et D, la FPU, le SIMD et la MPU.
Configurer les horloges (HSI/HSE/PLL) et les prédiviseurs.
Utiliser avec assurance les timers (PWM, capture, codeur) et les bases de temps.
Construire des chaînes DMA rapides et sûres et gérer la cohérence de cache ; introduction au DMA2D.
Acquérir des données analogiques avec ADC + DMA ; bases du DAC.
Mettre en œuvre l'USART, le SPI/I²S/SAI et l'I²C avec une gestion robuste des erreurs.
Mettre en route le stockage et la mémoire : SDMMC + FatFS, QSPI en XIP, FMC SDRAM.
Activer la connectivité : Ethernet (ping avec LwIP) et USB OTG FS/HS (CDC).
Mettre en œuvre les modes basse consommation ; mesurer la latence de réveil.
Configurer le boot et les Option Bytes, les watchdogs et la journalisation des causes de reset pour la production.

Environnement du cours

Cours théorique

Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
Assistance du formateur tout au long de la formation.

Chaque session débute par un point avec les stagiaires.

Audience visée

Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.

Modalités d'évaluation

Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

Premier jour

Présentation du Cortex-M7 (cœur)

Modèle de programmation (R0 à R15, xPSR)
MSP et PSP, entrée et sortie d'exception
Pipeline et prédiction de branchement
Bases de l'I-Cache et du D-Cache
Utilisation de l'ITCM et de la DTCM
FPU
SIMD
Régions MPU (introduction)

SoC et cartographie mémoire

Matrice AXI, ponts AHB et APB
Organisation de la Flash et des SRAM1/2/3
Zones d'adresses ITCM et DTCM
Régions des périphériques (APB1/APB2)
Mémoire QSPI projetée en mémoire (XIP)
Registres UID et taille de Flash

RCC, alimentation et boot

Sources HSI, HSE et PLL
Réglages M/N/P/Q de la PLL
Prédiviseurs AHB, APB1 et APB2
Mode OverDrive (216 MHz) (variantes)
Broches de boot, Option Bytes
Sécurité d'horloge (CSS)

GPIO / EXTI / SYSCFG

Modes : PP et OD, résistances de tirage
Vitesse et courant de sortie
Règles d'affectation des fonctions alternatives
Lignes EXTI et priorités
Choix d'anti-rebond
État sûr des E/S au reset

Timers (avancés, généraux, basiques) + LPTIM

PWM aligné sur front ou centré
Mode one-pulse
Input capture
Interface codeur incrémental
Déclenchements maître et esclave
LPTIM (si présent)
Break et temps morts (timers avancés)

DMA / DMA2 et DMA2D

Streams et canaux de DMA1 et DMA2
Modes FIFO et burst
Transferts mémoire à mémoire, périphérique vers mémoire et mémoire vers périphérique
Interruptions circulaires, HT, TC et TE
Cohérence avec le D-Cache
Blit DMA2D (variantes)

Deuxième jour

ADC et DAC

ADC1 à ADC3 (12 bits)
Conversions régulières et injectées
Temps d'échantillonnage, rangs de conversion
ADC déclenché par timer
Couplage avec le DMA
DAC à deux canaux

USART / UART

8 ou 9 bits, parité, bits de stop
Suréchantillonnage 16 ou 8
Modes bloquant, interruption et DMA
Buffer circulaire en réception avec détection d'idle
Gestion des erreurs (FE/ORE)
Réveil depuis le mode Stop (le cas échéant)

SPI / I²S / SAI

Modes SPI CPOL et CPHA
Tailles de données, signal NSS
DMA en full-duplex
Chaîne audio de base en I²S
Blocs SAI (TX et RX)

I²C (et SMBus)

Vitesses Sm, Fm et Fm+
Adressage 7 et 10 bits
Filtres (analogique et numérique)
Timeouts et déblocage du bus
Clock stretching
Reprise sur erreur

Stockage et mémoire externe

SDMMC 1 et 2
Bases de FatFS
Projection mémoire QSPI en XIP
FMC : SDRAM, NOR, NAND
Maintenance du cache (SCB)
Règles d'alignement des buffers

MAC Ethernet (optionnel)

Liaison PHY en MII ou RMII
Descripteurs et anneaux
Réglages du DMA
Configuration minimale de LwIP
Tests de lien, ARP et ping

USB OTG FS/HS

Rôles Device et Host
FS interne et HS via ULPI
Dimensionnement des endpoints et des FIFO
Mises en œuvre rapides CDC et MSC
Suspend et resume en basse consommation

Troisième jour

Caches, TCM et MPU (approfondissement)

Activation et invalidation de l'I-Cache
Clean et invalidate du D-Cache
Pièges du cache avec le DMA
Placement du code en ITCM
Placement des données en DTCM
Régions MPU et attributs

Graphique et caméra (optionnel)

Couches et chronogrammes du LTDC
Framebuffer en SDRAM
Remplissage et blit couleur avec le DMA2D
Bases de la capture DCMI
Primitives d'interface simples

Basse consommation et PWR

Modes Sleep, Stop et Standby
Compromis entre OverDrive et mode Stop
Sources de réveil (EXTI, RTC)
Check-list de gating des horloges
Notes sur la rétention

Cryptographie et intégrité

Unité CRC
TRNG du RNG
HASH (SHA-1 et SHA-256)
CRYP (AES et TDES)
Bases du stockage des clés

Boot, Option Bytes et mise à jour

Interfaces du boot ROM
Option Bytes : RDP/WRP/BOR
Dual-bank (variantes)
Pistes de boot sur QSPI ou carte SD
Watchdogs IWDG et WWDG
Journal des causes de reset

Check-list de mise en production (synthèse)

Horloges et wait states
Politique de cache et de MPU
Validation de la mémoire externe
Liste de robustesse des communications
UID, numéro de série et versionnement
Compteurs d'erreurs et journaux

Durée

3 jours

Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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