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Renseignements
STR19

STM32L5

Ce cours décrit l'architecture du STM32L5

Objectifs

  • Comprendre le Cortex-M33 et TrustZone-M (secure et non-secure).
  • Partitionner la mémoire et les périphériques avec SAU/IDAU et GTZC.
  • Mettre en route des projets Secure et Non-Secure et les veneers (CMSE).
  • Utiliser le RCC, les GPIO/EXTI, les timers et le LPTIM, le DMA/DMAMUX, l'ADC/COMP/OPAMP/DAC.
  • Exploiter les accélérateurs crypto (AES/PKA/HASH/RNG) depuis le monde Secure.
  • Mettre en œuvre la basse consommation avec TZ, le RTC en mode tickless et un réveil sûr.
  • Configurer le boot et les Option Bytes (TZEN/RDP/PCROP) et la chaîne de base TF-M / OEMiROT.
  • Établir une check-list de mise en production (watchdogs, journaux de reset, tamper).
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Architecture du cœur (options d'implémentation STM32)
  • Modèle de programmation
  • États Secure et Non-Secure.
  • Ciblage des exceptions (S/NS).
  • Instructions CMSE (veneer).
  • MPU (régions S et NS).
  • FPU (si présente).
  • Organisation Flash/SRAM/PPB.
  • Régions IDAU (fixes).
  • La SAU ajoute des fenêtres S et NS.
  • Registres UID et taille de Flash.
  • Rôle de l'Option Byte TZEN.
  • Régions SAU : S, NS, NSC.
  • Table de veneers (fonctions NSC).
  • Appels par secure gateway.
  • Fautes en cas d'accès illégal.
  • Conception d'une API de service minimale.
  • MPCBB pour la SRAM et la Flash.
  • Barrières périphériques TZSC et TZIC.
  • Ciblage S ou NS des interruptions.
  • DMA secure et non-secure.
  • Drapeaux d'erreur et rapports.
  • Configuration double image sous CubeIDE.
  • Tables de vecteurs séparées.
  • Ordre de démarrage S puis NS.
  • En-têtes partagés et ABI.
  • Squelette minimal d'application NS.
  • MSI/HSI16/HSE/PLL.
  • Prédiviseurs SYSCLK, AHB et APB.
  • Horloges kernel via CCIPR.
  • Sortie MCO, CSS.
  • Notes rapides sur le BOR et le PVD.
  • Contrôle des GPIO en S ou en NS.
  • Ciblage des lignes EXTI (S/NS).
  • Choix d'anti-rebond.
  • Notes sur le SYSCFG et le routage.
  • PWM, capture et mode one-pulse.
  • Bases de l'interface codeur.
  • Déclenchements maître et esclave.
  • LPTIM pour le réveil en mode tickless.
  • Services de timer secure.
  • Cartographie des canaux et des requêtes.
  • Mode circulaire et mode normal.
  • Traitement des drapeaux HT/TC/TE.
  • Cohérence et barrières mémoire.
  • Politique de DMA secure.
  • Résolution et échantillonnage.
  • Option de suréchantillonnage.
  • Conversions régulières déclenchées par timer.
  • Flux continu par DMA circulaire.
  • Analog watchdog et seuils.
  • UART 8 ou 9 bits, parité.
  • Buffer circulaire en réception et détection d'idle.
  • SPI : CPOL/CPHA et DMA.
  • I²C : timeouts, déblocage du bus.
  • Politique S ou NS des périphériques.
  • Modes du moteur AES.
  • HASH (SHA-1 et SHA-256).
  • PKA (opérations ECC).
  • Source TRNG du RNG.
  • Gestion des clés et des nonces.
  • Séquence de boot en ROM (L5).
  • OEMiROT, SBSFU et TF-M.
  • Bases de la signature d'images.
  • Compteurs non volatils et anti-rollback.
  • Journaux et points d'accroche pour la mise à jour.
  • Modes Sleep, Stop et Standby.
  • Sources de réveil secure.
  • Rétention de la SRAM et des registres.
  • Réinitialisation de la SAU au réveil.
  • Politique : qui décide de dormir.
  • Compromis entre LSE et LSI.
  • Calendrier, alarme, réveil.
  • Registres de backup.
  • Mode tickless via LPTIM ou RTC.
  • Options de détection du VBUS.
  • Dimensionnement des endpoints et des FIFO.
  • Mise en œuvre rapide CDC et DFU.
  • Contraintes d'horloge.
  • Suspend et resume.
  • Lectures QSPI en memory-mapped.
  • SDMMC et FatFS.
  • Notes sur le cache et l'alignement.
  • Accès secure et non-secure.
  • Test simple d'entrées-sorties fichier.
  • TZEN/RDP/PCROP/WRP.
  • Niveaux de BOR et de PVD.
  • Bases du tamper (TAMP).
  • Watchdogs IWDG et WWDG.
  • Journalisation de la cause de reset.
  • Documentation du partitionnement (SAU/GTZC).
  • Clés et services secure.
  • Étapes de boot et de mise à jour.
  • Relevés de consommation.
  • Marquages UID, numéro de série et CRC.
Durée
3 jours
Renseignements

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Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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