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Renseignements
STR15

STM32G4

Ce cours décrit l'architecture du STM32G4 et des exemples pratiques

Objectifs

  • Comprendre le cœur Cortex-M4F, les bases du DSP et de la FPU.
  • Configurer le RCC et les horloges ; valider les temps et les prédiviseurs.
  • Utiliser les GPIO/EXTI, les timers, le DMA/DMAMUX, et le LPTIM/RTC.
  • Acquérir des données analogiques à cadence élevée avec ADC + DMA, suréchantillonnage, OPAMP/COMP et DAC.
  • Mettre en œuvre le HRTIM pour le contrôle de puissance et de moteur ; déclencher l'ADC depuis la PWM.
  • Accélérer les calculs avec le CORDIC et le FMAC ; comparer avec une implémentation logicielle.
  • Réaliser des communications robustes (USART, SPI, I²C, FDCAN en option).
  • Gérer la Flash et les Option Bytes, les watchdogs, les causes de reset ; établir une check-list de mise en production.
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Architecture du cœur
  • Modèle de programmation
  • Exceptions, priorités du NVIC.
  • Instructions DSP (SIMD/MACC).
  • FPU simple précision.
  • Bases de WFI et WFE.
  • Matrice de bus AHB et APB.
  • Régions de Flash et de SRAM.
  • Cartographie des adresses des périphériques.
  • Registres UID et taille de Flash.
  • Option Bytes (présentation).
  • Sources HSI, HSE et PLL.
  • PLL
  • Multiplexeur SYSCLK, prédiviseurs AHB et APB.
  • Horloges kernel (CCIPR).
  • Sortie MCO, CSS.
  • Modes : PP et OD, résistances de tirage.
  • Vitesse et courant de sortie.
  • Règles d'affectation des fonctions alternatives.
  • Lignes EXTI et priorités.
  • État sûr des E/S au reset.
  • PWM aligné sur front ou centré.
  • Input capture, mode one-pulse.
  • Interface codeur incrémental.
  • Déclenchements maître et esclave.
  • LPTIM en mode tickless.
  • Affectation des streams et des canaux.
  • Mode circulaire et mode normal.
  • Interruptions HT/TC/TE.
  • Débit et latence.
  • Redémarrage sur erreur.
  • Résolution et temps d'échantillonnage.
  • Suréchantillonnage et alignement.
  • Déclenchements par timer ou HRTIM.
  • DMA en mode continu ou circulaire.
  • Analog watchdog.
  • Modes PGA de l'OPAMP.
  • Seuils et hystérésis du COMP.
  • Routage vers les timers et l'EXTI.
  • DAC 12 bits avec échantillonneur-bloqueur.
  • CORDIC : trigonométrie et vectorisation.
  • Blocs FIR et IIR du FMAC.
  • Entrées-sorties en flux avec le DMA.
  • Latence comparée au DSP du CPU.
  • Unités de timer et sorties.
  • Temps morts et entrées de break.
  • Paires de PWM complémentaires.
  • Synchronisation et points de déclenchement de l'ADC.
  • Bases de la gestion des défauts.
  • Échantillonnage ADC déclenché par la PWM.
  • Mise à l'échelle et conseils en virgule fixe.
  • Saturation et anti-emballement.
  • Essai indiciel d'un correcteur PI simple.
  • Budget de la cadence de mise à jour.
  • UART 8 ou 9 bits, parité.
  • Buffer circulaire en réception et détection d'idle.
  • SPI : CPOL/CPHA, signal NSS.
  • I²C en Fm+ et timeouts.
  • Déblocage du bus après erreur.
  • Bases du CAN classique et du CAN FD.
  • Débits nominal et de données.
  • Filtres et message RAM.
  • Modes loopback et silencieux.
  • Notes sur le transceiver.
  • Modes Sleep, Stop et Standby.
  • Sources de réveil (EXTI, RTC).
  • Compromis entre LSE et LSI.
  • Schéma tickless à base de LPTIM.
  • États des GPIO et courants de fuite.
  • Effacement et programmation par page.
  • Émulation d'EEPROM.
  • Option Bytes : RDP/WRP/BOR.
  • Journalisation de la cause de reset.
  • Watchdogs IWDG et WWDG.
  • Horloges validées (MCO).
  • E/S dans un état sûr au boot et en sommeil.
  • Chaîne d'acquisition ADC documentée.
  • Politique de gestion des erreurs de communication.
  • Marquages de version, UID et CRC.
  • Conseils rapides sur CMSIS-DSP.
  • Vérification simple d'une FFT.
  • Réglage d'un FIR sur FMAC.
  • Journalisation des événements du HRTIM.
  • Passe de calibration de l'ADC.
Durée
3 jours
Renseignements

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Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Dernière mise à jour du plan de cours : 2 juillet 2026

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