Formation FPGA Nios (Nios II / Nios V) implementation | Ac6 Formation

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Renseignements
ALT2FPGA Nios (Nios II / Nios V) implementation

Objectives

  • Understand soft CPU concepts and Nios II / Nios V basics.
  • Build SoCs in Platform Designer (Avalon-MM/Stream, clock/reset).
  • Generate BSPs, bring up firmware, and debug via JTAG UART.
  • Use GPIO, timers, interrupts; add UART/SPI/I²C comms.
  • Configure SDRAM/Flash, linker placement, and boot options.
  • Stream data with DMA, compare CPU vs DMA throughput.
  • Run a small FreeRTOS app (tasks, ISRs, timing).
  • Create a custom Avalon-MM IP and control it from C.
  • Tune performance/power (caches, clocks, optimization).
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Activités pratiques (40-50% de la durée)
    • Exemples de code, exercices et solutions.
    • À distance : un PC Linux en ligne par stagiaire, avec carte émulée ou physique selon le cours.
    • Présentiel / sur site : un PC (un par binôme au-delà de 6 stagiaires), carte cible et manuel d'installation si nécessaire.
  • Machine virtuelle préconfigurée téléchargeable pour refaire les TP après le cours.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont évalués avant la formation.
  • Les progrès sont évalués par le formateur via les exercices pratiques, et par des quizz pour les sections sans exercices.
  • Chaque stagiaire reçoit une attestation de réussite.
  • En cas de prérequis manquant, une formation différente ou complémentaire est proposée.

Plan du cours

  • Soft CPU idea (fabric vs hard CPU).
  • Nios II vs Nios V (high-level).
  • Interconnect: Avalon-MM / Stream.
  • Clock/reset domains.
  • Memory map concept.
Exercise :  Board & SoC tour
  • Quartus project basics.
  • Add IP, connect masters/slaves.
  • Clock source & reset bridges.
  • HDL generation & top-level.
  • Pin planner quick pass.
Exercise :  GPIO “blinky” SoC
  • BSP generation steps.
  • HAL vs bare-metal.
  • Linker script placement.
  • JTAG UART console.
  • Minimal driver calls.
Exercise :  Hello over JTAG
  • PIO input/output usage.
  • Interval timer basics.
  • Interrupt controller path.
  • Polling vs ISR patterns.
  • Simple debounce idea.
Exercise :  Button IRQ toggle
  • UART baud/format.
  • SPI mode (CPOL/CPHA).
  • I²C master ops.
  • Blocking vs IRQ/DMA.
  • Simple error checks.
Exercise :  Comms demo
  • On-chip RAM vs SDRAM.
  • SDRAM controller timing.
  • QSPI/Flash mapping.
  • Boot: JTAG, Flash.
  • Linker regions (.text/.data).
Exercise :  SDRAM placement
  • SG-DMA channels.
  • M2M, M2P, P2M paths.
  • Bursts and alignment.
  • Cache coherency notes.
  • Simple benchmarking.
Exercise :  DMA vs CPU copy
  • Tasks & priorities.
  • SysTick/timer tick.
  • Queues/semaphores.
  • ISR-safe APIs.
  • Stack/heap sizing.
Exercise :  Two-task demo
  • Component editor basics.
  • Slave regs and address map.
  • Read/Write stubs in HDL.
  • Export IRQ (optional).
  • Driver header in BSP.
Exercise :  LED pattern IP
  • ISA/toolchain note.
  • CSR/interrupt differences.
  • BSP template changes.
  • Rebuild flow in tools.
  • Compatibility tips.
Exercise :  Rebuild for Nios V
  • CPU vs DMA balance.
  • I/D cache choices.
  • Compiler flags (-O2/-O3).
  • Clock gating idea.
  • Simple profiling.
Exercise :  Cache on/off test
  • SignalTap capture.
  • UART boot logs.
  • Version/CRC tags.
  • Update script outline.
  • Factory test hooks.
Exercise :  SignalTap UART
Durée
3 jours
Renseignements

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Dernière mise à jour du plan de cours : 20 mai 2026

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