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Renseignements
V2

VHDL avancé pour les FPGA

Acquérir une solide méthodologie de conception avec le meilleur du VHDL pour la simulation et la synthèse

Objectifs

  • Comprendre les différentes possibilités offertes par le langage VHDL
  • Être capable de lire et de tester des composants VHDL
  • Comprendre les notions de synthèse logique
  • Comprendre le problème crucial de l'implémentation des machines à états finis (FSMs) dans le matériel
  • Organiser le code en développent des packages et des librairies
  • Réutilisation des composants
  • Apprendre à écrire des testbenches efficaces pour la simulation
  • Connaître les différents styles de rédaction et leur impact sur la qualité des résultats de la synthèse
  • Vérifier les timings
  • Comment structurer et écrire des environnements de vérification structurés VHDL importants et complexes
  • introduction aux méthodologies de vérification VHDL OSVVM et UVVM
  • Cours théorique
    • Support de cours au format PDF (en anglais)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Activités pratiques
    • Les activités pratiques représentent de 40% à 50% de la durée du cours
    • Elles permettent de valider ou compléter les connaissances acquises pendant le cours théorique.
    • Un PC Linux en ligne par stagiaire pour les activités pratiques
    • Xilinx Vivado IDE
    • Exemples de code, exercices et solutions
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • L'approche machine à états finis
    • Circuits séquentiels et machines à états
    • Diagramme de transition d'états
    • Types de transitions
    • Conversion Moore vers Mealy
    • Conversion Mealy vers Moore
    • Exercices
  • Fondamentaux du matériel
    • Flip-Flops
    • Métastabilité et synchroniseurs
    • Détection d'impulsions
    • Glitches
    • Réalisations pipelinées
    • Exercices
    • Architectures matérielles pour les machines à états
    • Technique de conception fondamentale des machines de Moore
    • Technique de conception fondamentale des machines de Mealy
    • Comportement temporel Moore contre Mealy
    • Catégories de machines à états et options de codage d'états
    • Machines à états sûres
  • Étapes de conception et erreurs classiques
    • Problèmes et erreurs classiques
    • Synthèse des étapes de conception
  • Machines à états régulières
    • Architectures pour les machines régulières
    • Nombre de Flip-Flops
    • Exercices
  • Machines à états temporisées
    • Architectures pour les machines temporisées
    • Interprétation du timer
    • Types de transitions et usage du timer
    • Stratégies de contrôle du timer
    • Comportement temporel des machines de Moore et de Mealy temporisées
    • Exemples de machines temporisées
  • Concevoir pour la synthèse
  • Métastabilité
  • Synthèse des mémoires
  • Génération du reset
  • Franchissement des domaines d'horloge
  • Les défis du timing closure
  • Une méthodologie pour réussir le timing closure
  • Problèmes courants de timing closure
  • Static Timing Analysis
  • Rôle des contraintes temporelles dans la STA
  • Problèmes courants en STA
  • Calcul des délais face à la STA
  • Timing Path
  • Setup et hold
  • Slack
  • Variation On-Chip
  • Horloge
  • Délais des ports
  • Compléter les contraintes de ports
  • False Paths
  • Multi Cycle Paths
  • Chemins combinatoires
  • Extensions Xilinx
  • Présentation
  • Modélisation au niveau transaction
  • Génération de tests aléatoires contraints
  • Couverture fonctionnelle
  • Méthodologie Intelligent Coverage Randomization
  • Utilitaires de synchronisation des process de testbench
  • Fichiers de transcript
  • Journalisation et rapport d'erreurs : alertes et affirmations
  • Bibliothèque d'utilitaires
  • Framework VVC (VHDL Verification Component)
  • BFM (Bus Functional Models
  • OSVVM et UVVM
  • Vivado Integrated Logic Analyzer (ILA)
  • Ajout de nets de débogage
  • Analyse des données de débogage
  • Ressources
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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