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Renseignements
RV1

Architecture RISC-V

Ce cours détaille l'implémentation des CPU RISC-V

Objectifs

  • Comprendre les bases de l'architecture et du jeu d'instructions RISC-V.
  • Acquérir des connaissances sur le jeu d'instruction RISC-V.
  • Développer la maîtrise de la programmation RISC-V C et être capable d'écrire, de compiler et d'exécuter du code RISC-V C.
  • Apprendre à gérer les interruptions et les exceptions dans RISC-V.
  • Comprendre les concepts de conception matérielle et système RISC-V, en particulier sur les FPGA et les systèmes embarqués
Une description plus détaillée est disponible sur demande à training@ac6-training.com
  • Cours théorique
    • Support de cours au format PDF (en anglais)
    • Cours dispensé via le système de visioconférence Teams
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Activités pratiques
    • Un PC Linux en ligne par stagiaire pour les activités pratiques
    • Les activités pratiques représentent de 40% à 50% de la durée du cours
    • Elles permettent de valider ou compléter les connaissances acquises pendant le cours théorique.
    • Certains exercices utilisent QEMU pour émuler un CPU RISC-V pour exécuter du code assembleur ou C
    • Exemples de code, exercices et solutions
    • Le formateur a accès aux PC en ligne des stagiaires pour l'assistance technique et pédagogique
    • Certains travaux pratiques peuvent être réalisés entre les sessions et sont vérifiés par le formateur lors de la session suivante
    • Le cours fournit des descriptions et des tutoriels pour les sections pratiques basées sur QEMU
  • Une machine virtuelle préconfigurée téléchargeable pour les activités pratiques après le cours est aussi fournie
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Connaissance de l'architecture informatique
  • Compétences en programmation : Une certaine expérience en programmation, en particulier en C ou en assembleur
  • Connaissance de la logique numérique : la compréhension de la logique numérique et des concepts de base de la conception informatique serait bénéfique pour comprendre la mise en Œuvre du processeur RISC-V sur FPGA
  • Compréhension de base des systèmes d'exploitation : connaissance des concepts des systèmes d'exploitation tels que la gestion des processus, la gestion de la mémoire et les interruptions
  • Le cours peut utiliser des outils et des environnements de développement basés sur Linux
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Présentation de RISC-V
    • Qu'est-ce que RISC-V et pourquoi est-ce important ?
    • Histoire et développement de RISC-V
    • Architecture et jeu d'instructions RISC-V
    • Implémentations et applications de RISC-V
  • Présentation de l'ISA RISC-V
    • Format des instructions
    • Encodage du jeu d'instructions
    • Architecture privilégiée
    • Instructions vectorielles
    • Instructions compressées
  • Mise en œuvre d'un CPU RISC-V 32 bits
    • Jeu d'instructions RISC-V 32 bits
    • Jeu de registres RISC-V 32 bits
    • Pipeline RISC-V 32 bits
  • Mise en œuvre d'un CPU RISC-V 64 bits
    • Jeu d'instructions RISC-V 64 bits
    • Jeu de registres RISC-V 64 bits
    • Pipeline RISC-V 64 bits
  • Introduction à la gestion mémoire RISC-V
    • Memory Management Unit
    • Mémoire virtuelle
    • Traduction d'adresses
  • Entrées/sorties mappées en mémoire sur RISC-V
    • Interface MMIO
    • Pilotes de périphériques
  • Mémoire virtuelle et traduction d'adresses sur RISC-V
    • Tables de pages
    • Translation lookaside buffer
  • Introduction aux interruptions et au traitement des exceptions RISC-V
    • Interruptions et exceptions
    • Traitement des interruptions
  • Réaliser des gestionnaires d'interruption en assembleur et en C RISC-V
    • Routines de service d'interruption
    • Traitement des exceptions
  • Traiter les exceptions et les erreurs sur RISC-V
    • Vecteurs d'exception
    • Traitement des traps
  • Introduction à la programmation C sur RISC-V
    • Mise en place de l'environnement de développement C
    • Écrire et compiler du code C RISC-V
  • Déboguer et tester du code C
    • GDB et OpenOCD
    • Trace
  • Introduction à l'optimisation des performances RISC-V
    • Comprendre les métriques de performance
    • Identifier les goulots d'étranglement
  • Profilage et benchmarking du code RISC-V
    • Utiliser les compteurs de performance
    • Analyser les données de performance
  • Optimiser le code RISC-V pour la performance
    • Ordonnancement des instructions
    • Optimisation des boucles
    • Allocation des registres
    • Optimisation mémoire
  • Introduction à RISC-V sur FPGA
    • Présentation de la technologie FPGA
    • RISC-V sur FPGA : avantages et difficultés
  • Synthèse et implémentation
    • Flot de synthèse
    • Place and route
    • Optimisation de la consommation et des performances
  • Concevoir des systèmes RISC-V avec un FPGA
    • Conception de SoC
    • Périphériques et interfaces
    • Traitement des interruptions et des exceptions
  • RISC-V sur systèmes embarqués et applications IoT
    • Applications et cas d'usage
    • Contraintes de mémoire et de consommation
    • Enjeux de sécurité et de confidentialité
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription

Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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