CYCLONE-V CORTEX-A9 HARD PROCESSOR SYSTEM

Objectifs

• Ce cours a pour but de clarifier le Hard Processor System Cortex-A9 du Cyclone-V.
• L'interconnexion à base d'ARM NIC-301 est particulièrement détaillée.
• L'implémentation matérielle du Cortex-A9 est décrite, y compris le reset et la distribution d'horloge.
• Les séquences de boot possibles, impliquant ou non la configuration du FPGA, sont expliquées.
• L'interaction entre les caches de niveau 1, le cache de niveau 2 et la mémoire principale est étudiée à travers des séquences.
• Le fonctionnement de la MMU est décrit.
• L'implémentation des spin-locks dans un système multicœur est également détaillée.
• Le mécanisme d'exception est expliqué, en insistant sur le mapping des interruptions du Cyclone-V.
• Une présentation de la spécification Coresight est fournie avant de décrire les unités liées au débogage et l'infrastructure de débogage générale du Cyclone-V, impliquant à la fois le Hard Processor System et la partie FPGA.
• Le fonctionnement de la Snoop Control Unit en support du SMP est entièrement expliqué, en particulier l'utilisation des miroirs de tags de cache, l'intérêt de connecter les canaux DMA à l'ACP et les séquences à utiliser pour modifier un descripteur de page.
• Les contrôleurs SDRAM et Flash intégrés, accessibles par les maîtres du FPGA et par ceux du bloc processeur, sont entièrement décrits.
• Les périphériques intégrés sont étudiés, en particulier les MAC Ethernet gigabit et les contrôleurs USB2.0 OTG.

• Produits et services proposés par ACSYS :
• AC6 peut assister le client en fournissant des prestations de conseil. Les expertises types portent sur la définition de l'architecture système, le débogage logiciel et l'optimisation des performances.
• Notez qu'AC6 possède une longue expérience de la mise en œuvre de processeurs dans les systèmes avioniques civils.