IC4
PCI Express 3.0
Ce cours couvre PCI Express gen3 ainsi que gen1 et gen2
Objectifs
|
- La connaissance de PCI / PCI-X est recommandée.
- Voir nos cours PCI, référence cours IC1 - PCI 3.0 et PCI-X, référence cours IC3 - PCI-X 2.0
- Cours théorique
- Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
- Assistance du formateur tout au long de la formation.
- Chaque session débute par un point avec les stagiaires.
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
- Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
- À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.
Plan du cours
- Limites du bus PCI
- Le bus hub link
- PCI-X
- Solutions pour augmenter les performances : transmission différentielle, commutation de paquets
- Topologie
- Data Link Control and Management State Machine
- Types de trafic de transactions
- Qualité de service
- La couche physique
- Espace de configuration
- Vue logique d'un switch
- Présentation de la couche physique, en mettant en évidence les différentes unités présentes dans l'émetteur et le récepteur
- Règles de répartition des octets pour les liens multi-voies
- Rôle de l'embrouillage
- Fonctionnement du tampon élastique
- Compensation du décalage temporel
- Codage 8 bits / 10 bits (2,5 Gbps et 5,0 Gbps)
- Codage des octets de données
- Utilisation des symboles de contrôle
- Équilibrage DC par la running disparity
- Codage 128 bits / 130 bits (8,0 Gbps)
- Alignement des blocs, utilisation de l'EIEOS
- Clarification de la façon dont l'équilibrage DC est obtenu
- Jetons de délimitation de trame
- Procédure d'égalisation du lien
- Link Training and Status State Machine [LTSSM]
- Signalisation du reset
- Inversion des voies, inversion de polarité
- État Detect
- État Polling
- État Configuration
- État Recovery
- États L0, L0s, L1 et L2
- États Disabled, Loopback et Hot Reset
- Test de l'émetteur
- Utilisation d'une carte de charge de conformité
- Test du récepteur
- Critères d'interopérabilité pour 2,5, 5,0 et 8,0 Gbps
- Budget et mesure de la gigue
- Architecture à refclk séparée
- Spécification de l'émetteur, filtrage de la gigue de phase
- Marges de l'émetteur à 5,0 Gbps
- Montage de mesure pour caractériser les émetteurs
- Dés-accentuation
- Temps de montée et de descente
- Bande passante et surtension de la PLL
- Plage et tolérance des coefficients d'égalisation de l'émetteur à 8,0 Gbps
- Spécification du récepteur
- Caractéristiques du canal de calibration
- Pertes par réflexion
- Diagramme de l'œil de conformité du récepteur
- Procédure de post-traitement à 8,0 Gbps
- Algorithmes comportementaux d'égalisation Rx (CTLE, DFE)
- Décalage temporel
- Détection du récepteur
- Modes basse consommation, signal Beacon
- Gestion de l'énergie par les états du lien
- Mécanismes natifs de gestion de l'énergie de PCI Express
- Relation entre l'état d'une fonction et l'état du lien
- Capacité de budget d'alimentation
- Contrôle de la limite de puissance d'un slot
- Allocation dynamique de la puissance
- Fonctionnement d'un pont transparent PCI-to-PCI
- Routage des paquets par l'adresse
- Routage des paquets par l'ID
- Paquets routés implicitement
- Access Control Services
- Alternative Routing ID
- Adressage multicast
- Compteurs / temporisateurs présents dans l'émetteur et le récepteur
- Explication du protocole d'acquittement à travers des séquences
- Dimensionnement
- Switches cut-through
- Introduction, différenciation du trafic
- Arbitrage des VC
- Arbitrage des ports, modèle du switch
- Présentation, principe des crédits d'émission
- Initialisation, annonce de crédits infinis
- Fréquence de mise à jour des crédits
- Flow Control Packet
- Message Optimized Buffer Flush / Fill
- Explication du protocole de contrôle de flux à travers des séquences
- Modèle producteur / consommateur du PCI
- Ordonnancement relâché permis par PCI-X
- Règles d'ordonnancement des transactions PCI Express
- Mise en évidence de ces règles à travers des exemples
- Horloges et reset de l'interface
- Signaux de l'interface PHY-LINK
- Mode du tampon élastique
- Polarité Rx
- Choix des niveaux de tension de l'émetteur
- Codes de statut Rx
- États basse consommation
- Format d'un TLP
- Empoisonnement d'un TLP, propagation des erreurs
- Règles concernant la frontière des completions de lecture
- Utilisation du préfixe de TLP
- Règles du TLP digest
- Indications de traitement
- Gestion des interruptions PCI
- Transport des interruptions historiques par des messages PCIe
- Message Signaled Interrupts
- Avantages de MSI-X
- Gestion des erreurs à la manière du PCI
- Gestion des erreurs de base de PCI Express
- Gestion avancée des erreurs de base de PCI Express
- Utilisation du champ de statut de completion pour signaler une erreur
- Accès à un périphérique via un slot
- Séquence de connexion d'une carte
- Événements de hot-plug
- Collecteur d'événements du Root Complex
- Énumération PCI Express
- Nouvelles fonctionnalités de PCIe 2.0 et PCIe 3.0 :
- PCI Express Enhanced Configuration Access Mechanism
- Capacité de numéro de série du périphérique
- Capacité de déclaration des liens du Root Complex
- Capacité de contrôle des liens internes du Root Complex
- Capacité étendue ACS
- Capacité étendue multicast
- Listes de conformité
- Tests de la couche PHY, explication de l'utilisation des montages de test CLB et CBB pour tester les cartes additionnelles, clarification des procédures de calibration
- Tests de la couche liaison et de la couche transaction
- Test de l'espace de configuration
- Test du BIOS
- Analyseur / exerciseur de protocole de Lecroy
- Analyse des traces
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 2 juillet 2026
L'inscription à nos formations est soumise à nos Conditions Générales de Vente
Sur le même sujet :
Yocto ou Buildroot : comment choisir pour votre projet Linux embarqué