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Renseignements
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Architecture ARM Cortex-A et R (v7/v8)

Ce cours explique l'architecture globale ARM Cortex-A et R

Objectifs

  • Description des profils d'architecture ARM v7 et v8 A et R
  • Description des différentes architectures de processeurs ARM Cortex-A et R
  • Présentation des possibilités de mise en Œuvre matérielle et logicielle pour apprendre à créer des applications basées sur le Cortex-A
  • Détailler les fonctionnalités de sécurité (TrustZone) et de virtualisation (Hypervisor) de l'architecture ARMv8
  • Ce cours fournit tous les prérequis pour les cours décrivant en détail les différents cŒurs et processeurs Cortex-A et Cortex-R
  • Support de cours pratique avec espace pour la prise de notes
  • Démonstrations ciblant un SoC basé sur Cortex-A9
  • Familiarité avec les concepts et la programmation du C embarqué
  • Connaissance de base des processeurs embarqués
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Introduction à ARM et à l'architecture
  • Le Programmer’s Model AArch32
  • Le Programmer's Model AArch64
  • Exceptions
  • Architecture mémoire
  • Caches
  • Versions et implémentations
  • ARMv4T
  • ARMv5TE
  • ARMv6
  • ARMv7
  • ARMv8
  • SecurCore
  • Extensions d'architecture
  • Pipelines
  • Comptage des cycles
  • Multi-processing
  • Maintenance des caches
  • Matériel de cohérence de cache
  • Distribution des interruptions
  • Modes d'économie d'énergie
  • Hiérarchie du système mémoire
  • Stockage et chargement du logiciel
  • Quatre exception levels
  • Exception Link Registers
  • Banking des registres par exception level
  • Imbrication sur un même exception level
  • Type d'exception et origine de l'exception
  • Syndrome registers fournissant l'information d'état au gestionnaire d'exception
  • Instruction de retour d'exception
  • Tables des vecteurs d'exception AArch64
  • Registres de l'interface CPU du Generic Interrupt Controller
  • Virtualisation des interruptions
  • Traitement des interruptions avec support de l'imbrication
  • Processeur unique / RTOS multitâche
  • Gestion des ressources exclusives multi-CPU
  • Wait for Event / Send Event
  • Wait for Interrupt
  • Multi-processeur / RTOS multitâche
  • Développement de logiciel embarqué
  • Bibliothèques et édition de liens
  • Plates-formes cibles
  • Modèles d'ordonnancement mémoire
  • Barrières et synchronisation
  • Politiques de cache
  • Support des systèmes d'exploitation
  • Démarrage
  • Introduction
  • Techniques de codage
  • Profilage
  • Bases du débogage
  • Matériel de débogage
  • Débogage invasif
  • Débogage non invasif
  • Techniques de débogage standard
  • Timing
  • Ressources
  • Self-Hosted Debug
  • Instructions de l'état de débogage
  • Comparaisons chaînées pour la génération d'exceptions Breakpoint/Watchpoint
  • Exceptions Software Step
  • Routage des exceptions de débogage
  • Débogage externe, cross-triggering
  • Architecture de l'Embedded Trace Macrocell
  • Compatibilité avec la MMU et le LPAE de l'ARMv7
  • Améliorations du LPAE pour s'adapter à AArch64
  • Support de VA jusqu'à 48 bits par TTBR
  • Vérification des permissions d'accès
  • Support d'espaces IPA et PA jusqu'à 48 bits
  • Système de traduction d'adresses VMSAv8-64
  • Taille du granule de traduction mémoire
  • Organisation des tables de descripteurs, format des descripteurs
  • Contrôle hiérarchique des accès mémoire Secure ou Non-secure
  • Compatibilité avec l'ARMv7
  • Modèle de sécurité lorsque EL3 utilise AArch64
  • Trapping vers EL3 en AArch64
  • Mode réentrant
  • Gestion des exceptions secure, trapping
  • Routage et contrôle des exceptions asynchrones
  • Nouveau niveau de privilège hypervisor côté non-secure
  • Mode réentrant
  • Effet de l'extension de virtualisation sur la MMU
    • MMU de second niveau
    • I/O MMU
    • Gestion des maîtres externes programmés par l'OS invité sans I/O MMU
  • Support de l'émulation
  • Gestion des exceptions de l'hypervisor, trapping
  • Routage et contrôle des exceptions asynchrones
  • Gestion des ressources
  • Modes de virtualisation
    • Para-virtualisation face à la virtualisation complète
    • Noyaux de séparation
    • Noyaux de partitionnement
    • Virtualisation de système d'exploitation (conteneurs)
    • Hyperviseurs existants (Xen, KVM, ...)
Durée
4 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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