Formation PPC405 core implementation: This course covers the IBM Power 405 core

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P1PPC405 core implementation
This course covers the IBM Power 405 core
Objectives
  • A boot firmware that initializes the MMU has been developped to explain the boot sequence.
  • Internal debug facilities are described.
  • OCM memory benefits compared to cache are highlighted.
  • The course focusses on 405 low level programming, especially the PowerPC EABI.
  • Examples of exception handlers are provided.
  • A DFT has been developed to explain how to use mac instructions.
  • The PLB and OCM ports as well as debug related signals are described to facilitate the hardware implementation.

  • This course has been delivered several times to engineers developing ASICs based on PPC405 and to engineers implementing Xilinx FPGAs containing PPC405 core(s).
Labs are compiled with Diab Data compiler and run under Lauterbach Trace32 debugger.
A more detailed course description is available on request at formation@ac6-formation.com
  • Experience of a 32 bit processor or DSP is mandatory
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • Architecture of a 405-based System-on-Chip
  • Programming model, the 4 register groups GPRs, SPRs, DCRs and memory mapped
  • 5-stage pipeline operation
  • Instructions flows through the pipeline
  • Speculative execution, guarded memory, SGR register
  • Serialization : prefetch barrier implementation by means of unconditional branch instructions, isync instruction
  • Cache basics : organization, replacement algorithm, write policies
  • Data flow between external memory and caches
  • Cache programming interface
  • Memory Management Unit : memory attributes definition (cache enabled / cache inhibited, copyback / writethrough)
  • Translation Lookaside Buffer initialisation
  • Parity control for caches and UTLB
  • Cache control and debugging features
  • Load / store buffer, sync instruction
  • Branch instructions
  • System call instruction
  • Load / store instructions
  • Semaphore management with lwarx / stwcx. Instructions
  • Arithmetical and logical instructions
  • The PowerPC EABI
  • Cache related instructions
  • 16-bit mac instructions
  • Exception processing
  • Critical versus non critical interrupts
  • Syndrome registers updating when an exception is taken
  • Core timers : PIT, FIT and WDT
  • Reset
  • JTAG debug
  • Logic analyser connection through Mictor connectors
  • The 405 instruction trace port
  • Hardware vs software breakpoints
  • External connections
  • Clock and power management interface
  • CPU control interface
  • Reset interface
  • External interrupt controller interface
  • The OCM busses
  • Instruction-side local bus interface
  • Data-side local bus interface
  • DCR interface
  • Connection to the native instruction pipeline
  • External coprocessor module
  • Software interface
  • Class of instructions
  • Developing a custom instruction set relying on an external coprocessor
Durée
3 jours
Renseignements

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 19 février 2023

L'inscription à nos formations est soumise à nos Conditions Générales de Vente