440GP/GX implementation Formation | Ac6 Formation

ac6-formation, un département d'Ac6 SAS
FR
✓FrançaisEnglish
 
go-up

ac6 › ac6-formation › Processors › AMCC Processors › 440GP/GX implementation
Renseignements
M5440GP/GX implementation
This course covers AMCC 440GP and 440GX processors
Objectives
  • The course explains how to design a 440GX board.
  • DDR SDRAM operation is described in order to understand the parameterizing of the memory controller.
  • Book E PowerPC architecture is studied, especially the MMU.
  • The course provides examples of internal peripherals software drivers.
  • Gigabit Ethernet controller and TCP/IP Acceleration Hardware are viewed in detail.
  • The training focusses on data path between PCI-X bus and internal PLB bus.

  • This course has been delivered several times to companies developing embedded equipments (multimedia systems and avionics systems).

  • A chapter on Linux porting can be appended on request.
Labs are compiled with Diab Data compiler and run under Lauterbach debugger.
A more detailed course description is available on request at formation@ac6-formation.com
  • Experience of a 32 bit processor or DSP is mandatory.
  • Knowledge of PCI-X bus is recommended, see our course reference cours IC3 - PCI-X 2.0.
  • Knowledge of Gigabit Ethernet is recommended, see our course reference cours N1 - Ethernet and switching.
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • Block diagram
  • Internal concurrent transfers examples
  • Hardware introduction
  • 440GP/GX mapping
  • Programming model
  • Comparison between 440GP and 440GX
  • PLB arbiter, OPB arbiter and PLB-to-OPB bridge configuration
  • Bus errors recovering from syndrome registers
  • PLB performance monitor
  • Pipeline operation
  • Internal caches
  • CCR0 register
  • Speculative loads, storage ordering and synchronization : msync & mbar instructions
  • MMU
  • Branch instructions
  • Addressing modes, load & store instructions
  • Integer instructions
  • 16-bit mac instructions
  • Exception management
  • Core timers
  • PowerPC EABI
  • JTAG emulator use
  • Real time trace
  • Clocks synthesizer
  • Low power modes
  • Reset
  • Boot routine example
  • IIC bootstrap controller
  • Interrupt masking and acknowledgement e
  • Critical interrupt handlers using vectorization
  • Write-through cache, understanding the data and instruction path
  • Performance monitor
  • SRAM utilization - base address definition
  • Access errors
  • DDR-SDRAM operation
  • Jedec specification basics
  • Hardware interface
  • Bank activation, read, write and precharge timing diagrams
  • ECC error correction
  • Initial configuration following Power-on-Reset
  • Address decode
  • Timing parameters programming
  • External bus pinout, driver enables
  • Dynamic bus sizing
  • Address decoding
  • Timing parameters initialization
  • Device-paced transfers
  • External bus master interface
  • Data flows
  • Inbound an outbound transactions handling
  • Address mappings
  • Synchronization between CPUs : the MSI registers
  • I2O messaging unit, passing messages between processor nodes
  • Boot modes, initialization / Reset sequence
  • The buffered transfer mode
  • Related signals
  • Channels bus priority
  • Data packing / unpacking
  • Buffers chaining
  • Frame format with and without VLAN option
  • Ethernet controller organization
  • PHY interface
  • Hash table restrictions
  • Buffer descriptors management
  • Transmit sequence
  • Receive sequence
  • Checksum management
  • TCP segmentation in the transmit path
  • VLAN tagged frames
  • The UART frame : break, idle, start, stop
  • Transmission and reception FIFOs use
  • Flow control signals management
  • IIC protocol basics
  • Transfer timing diagrams
  • Transmit and receive sequences
Durée
5 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription

Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 20 mai 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente