This course covers the Cortex-M1 ARM core targetting FPGA SoCs
Objectives
This course is split into 3 important parts:
Processor architecture
Software implementation
Hardware implementation.
A tutorial has been developed by ACSYS to facilitate the understanding of Cortex-M1 low level programming, therefore labs can be replayed after the course.
The course explains how to design a SoC based on Cortex-M1, clarifying the operation of the interconnect and the debug facilities integrated in the CPU.
This course does not include chapters on low level programming.
ACSYS offers a large set of tutorials to become familiar with RVDS, assembly level programming, compiler hints and tips.
More than 12 correct answers to Cortex-R prerequisites questionnaire.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Programmer's model
Fixed memory map
Privilege, modes and stacks
Memory Protection Unit
Interrupt handling
Nested Vectored Interrupt Controller [NVIC]
Power management
Debug
Datapath and pipeline
Write buffer
Bit-banding
System timer
State, privilege and stacks
System control block
Different level of debug implementation
Exception behavior, exception return
Non-maskable exceptions
Privilege, modes and stacks
Fault escalation
Vector table
Data processing instructions
Branch and control flow instructions
Memory access instructions
Exception generating instructions
If...then conditional blocks
Exclusive load and store instructions
Accessing special registers
Memory barriers and synchronization
Interrupt entry / exit, timing diagrams
Tail chaining
Interrupt response, pre-emption
Interrupt prioritisation
Interrupt implementation configurability, impact on core size
Memory types, restriction regarding load / store multiple