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ac6 >> ac6-formation >> Processors >> AMCC Processors >> 405GP implementation Renseignements Télécharger la page Ecrivez nous

M1 405GP implementation

This course covers AMCC 405GP processor

formateur
Objectives
  • The course explains how to design a 405GP based board.
  • The SDRAM controller is viewed in detail.
  • A boot firmware that initializes the MMU has been developped.
  • The course provides an example of interrupt handler that supports nesting.
  • External control of DMA channels working in scatter / gather mode is described.
  • The course explains the fast ethernet controller operation.

  • This training has been delivered several times to companies developing embedded systems based on 405GP (Defence systems, multimedia systems).

  • A chapter on Linux porting can be appended on request.
Labs are compiled with Diab Data compiler and run under Lauterbach debugger.
A more detailed course description is available on request at formation@ac6-formation.com
  • Experience of a 32 bit processor or DSP is mandatory.
  • Knowledge of PCI bus is recommended (see our course reference cours IC1 - PCI 3.0).
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • Internal bus organization : PLB, OPB, DCR
  • Internal concurrent transfers examples
  • 405GP CPU board architecture examples
  • 405GP mapping
  • 5-stage pipeline operation
  • Speculative execution, guarded memory, SGR register
  • Serialization
  • Cache basics
  • Data flow between external memory and caches
  • Memory Management Unit : memory attributes definition (cache enabled / cache inhibited, copyback / writethrough
  • Translation Lookaside Buffer initialization
  • Load / store buffer, sync instruction
  • Branch instructions
  • Load / store instructions
  • Arithmetical and logical instructions, shift and rotate instructions
  • The PowerPC EABI
  • Cache related instructions
  • 16-bit mac instructions to develop fixed point DSP algorithms
  • Exception processing
  • Critical versus non critical interrupts
  • Syndrome registers updating when an exception is taken
  • Core timers : PIT, FIT and WDT
  • PLB bus : transfer protocol, split mode advantage, arbiter initialization
  • OPB bus : parking strategy, arbitration
  • The PLB-to-OPB bridge
  • The DCR bus
  • Internal busses related registers initialization
  • Bus fault management using syndrome registers
  • Clocks synthesizer
  • PCI synchronous versus asynchronous mode
  • PLL multiplication ratio selection PLLMR and CHCR0 registers initialization
  • Low power modes
  • The core, chip and system reset effects on 405GP internal resources
  • Initialization code example
  • 405GP hardware configuration with strap pins
  • Interrupt sources enumeration
  • Interrupt masking and acknowledgement explanation
  • Vectorization mechanism for critical interrupts
  • Page mode
  • Mode register initialization
  • Bank selection and precharge
  • SDRAM control truth table
  • Chip selection with DQM pins
  • Bank activation, read, write and precharge timing diagrams
  • ECC error correction
  • 405GP SDRAM controller features
  • Timing parameters programming
  • External bus pinout
  • Dynamic bus sizing
  • Timing parameters initialization in PB0-7AP registers for either bursting or non bursting devices
  • Timing diagrams
  • External acknowledge with the Ready input
  • External master interface : arbitration timing diagram
  • PCI bridge features
  • 405GP as a PCI target
  • 405GP as a PCI master
  • 405GP as PCI configurator
  • Internal arbiter initialization
  • 405GP used on a PCI expansion board
  • Burst mode support
  • Related signals
  • Channels bus priority
  • Data packing / unpacking
  • Buffers chaining through the scatter / gather mode
  • Frame description with or without VLAN option
  • 405GP Ethernet controller organization
  • MII interface
  • Hash table disadvantage
  • Buffer descriptors management
  • Interrupt management
  • Transmission and reception FIFOs use
  • Flow control signals management
  • Protocol basics
  • Transfer timing diagrams, IICSCL and IICSDA pins
  • Transmission and reception sequence
  • JTAG debug restrictions
  • Logic analyser connection through Mictor connectors
  • The trace port