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| Premier jour |
| De la porte logique au FPGA |
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Structure d'un Circuit Intégré |
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SSI (small scale integration), logique TTL |
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MSI (medium scale integration), PALs, GALs, PLDs |
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LSI (large scale integration), CPLDs |
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VLSI (very large scale integration), ASICs, ASSPs, FPGAs |
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Evolution des architectures logiques |
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Contraintes des technologies |
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Méthode d'interconnection (SRAM, Fuse, AntiFuse, Flash) |
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Réseaux d'horloges |
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Type d'éléments logiques |
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Problèmes de timings |
| Les apports du VHDL |
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Intérêt d'une programmation en VHDL |
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Différentes étapes de la conception |
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saisie |
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simulation |
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synthèse |
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adaptation à la technologie (mapping) |
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placement et routage |
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analyse des timings |
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génération des binaires (bitstream) |
| Concepts de base |
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Entités et architectures |
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Ports, signaux et variables |
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types de données |
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attributs |
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Différents styles d'architecture |
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Environnements de simulation (Test Bench) |
| Exercice : |
prise en main des outils de conception et découverte du flot de développement à l'aide d'exemples élémentaires |
| Deuxième jour |
| Logique combinatoire en VHDL |
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Utilisation des librairies IEEE |
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Outils de modélisation de composants |
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Traitements concurrents et séquentiels |
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affectations |
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processus |
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traitements conditionnels |
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Opérateurs relationnels |
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Opérateurs arithmétiques |
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Surcharge des opérateurs |
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Instantiation de composants |
| Exercice : |
conception d'une logique de décodage d'adresses |
| Notion de bancs de test (TestBench) |
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Création d'un package |
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Génération des vecteurs de test |
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intégration des vecteurs dans le source du bench |
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lecture depuis un fichier |
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stocker les résultats pour analyse ultérieure |
| Exercice : |
test du décodeur d'adresses |
| Troisième jour |
| La logique séquentielle |
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Rappels sur les bascules |
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problème des états métastables |
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Gestion du reset |
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prise en compte des reset/presets asynchrones |
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Buffers trois-états |
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interface avec des bus |
| Exercice : |
conception d'une FIFO |
| Le test des modèles synchrones |
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Vérification des timings |
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lors de la simultaion |
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tests de faisabilité du placement routage |
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simulation après placement routage |
| Exercice : |
vérification de la FIFO à vitesse élevée |
| Fonctions et procédures |
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Passage de paramètres à des fonctions |
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Surcharge des fonctions |
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Différences entre procédures et fonctions |
| Exercice : |
conception et test d'un arbitrage de bus |
| Quatrième jour |
| Les machines d'états |
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Rappels sur les machines de Mealy et de Moore |
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représentations graphique |
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implémentation |
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traduction en VHDL |
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Principes de conception d'une FSM à 2 process |
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Reset d'une machine d'états |
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Utilisation de la simulation pour vérifier la conception |
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Optimisation de l'utilisation des ressources |
| Exercice : |
conception d'une interface SRAM burst |
| Optimisation de la conception |
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Optimisation de l'utilisation des ressources |
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Optimisation des traitements |
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temps de traitement |
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fréquence de traitement |
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concept de pîpeline |
| Exercice : |
Optimisation des modèles précédents |
| Conception de systèmes complexes |
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Découpage hiérarchique |
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La librairie work |
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Création de librairies |
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Packages |
| Exercice : |
exemple de l'interface PCI |
