i.MX28 + LTIB Formation | Ac6 Formation

ac6-formation, un département d'Ac6 SAS
FR
✓FrançaisEnglish
 
go-up

ac6 › ac6-formation › Processors › NXP › i.MX28 + LTIB
Renseignements
FA0i.MX28 + LTIB
This course describes the i.MX28 processor family and Linux Target Image Builder tool
Objectives
  • This course has 4 main objectives:
    • Describing the hardware implementation and highlighting the pitfalls
    • Describing the ARM926EJ-S core architecture
    • Describing the units which are interconnected to other modules, such as clocking, interrupt controller and DMA controller, because the boot program generally has to modify the setting of these units
    • Describing independent I/O modules and their drivers.
  • Note that this course has been designed from the architecture of the most complex iMX28, the i.MX287
    • Consequently, a chapter has been designed by Acsys for each possible integrated IP
    • According to the actual reference chosen by the customer, some chapters may be removed.

  • Products and services offered by ACSYS:
    • ACSYS is able to assist the customer by providing consultancies. Typical expertises are done during board bringup, hardware schematics review, software debugging, performance tuning.
    • ACSYS has also an expertise in Linux porting.

ACSYS has developed a tutorial to explain how to use LTIB to generate both Linux kernel and Root File System.
A more detailed course description is available on request at formation@ac6-formation.com
This document is necessary to tailor the course to specific customer needs and to define the exact schedule.

  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • ARM core based architecture
  • Interconnect, indicating the features of AXI, AHB and APB
  • Clarifying the internal data and instruction paths
  • Integrated memories
  • SoC mapping
  • CPU block diagram
  • V5TE software architecture
  • Memory Management Unit
  • Instruction and data caches
  • Debug facilities
  • 128-bit vectored interrupt collector to generate core IRQ
  • Non-vectored interrupt collection mechanism to generate core FIQ
  • Implementing interrupt nesting
  • Generating the vector address
  • Power Management Unit
  • Reset
  • Clock generation subsystem
  • Explaining the global AHB / AXI / APB interconnect organization
  • 3-layer AHB parameterizing
  • PL301 AXI crossbar parameterizing
  • Dual APB
  • DMA
  • Power pins
  • Pinout
  • GPIO module
  • Internal SRAM
  • Integrated Mask-Programmable On-Chip ROM
  • On-Chip One-Time-Programmable (OCOTP) ROM
  • External Memory Interface
  • DDR-2 controller
  • General Purpose Media Interface
  • Timers and rotary decoder
  • Pulse Width Modulator channels
  • Real-Time Clock
  • Low-Resolution ADC (LRADC) and Touch-Screen interface
  • Single Channel High Speed ADC (HSADC)
  • Security Features
  • Data Co-Processor (DCP)
  • Customer-Programmable One-Time-Programmable (OTP) ROM
  • 20-Bit Correcting ECC Accelerator (BCH)
  • Synchronous Serial Ports
  • UART
  • I2C
  • USB
  • Fast Ethernet with IEEE1588
  • 3-port L2 switch
  • Dual Serial Audio Interface (SAIF), Three Stereo Pairs
  • SPDIF transmitter
  • Highly Flexible Display Controller (LCDIF)
  • Pixel Processing Pipeline (PXP)
  • Introducing the tools required to generate the kernel image
  • What is required on the host before installing LTIB
  • Common package selection screen
  • Common target system configuration screen
  • Building a complete BSP with the default configurations
  • Creating a Root Filesystem image
  • Re-configuring the kernel under LTIB
  • Selecting user-space packages
  • Setup the bootloader arguments to use the exported RFS
  • Debugging Uboot and the kernel by using Trace32
  • Command line options
  • Adding a new package
  • Other deployment methods
  • Creating a new package and integrating it into LTIB
    • A lot of labs have been created to explain the usage of LTIB
Durée
5 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription

Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 20 mai 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

Cours associés